دانلود مقاله ISI انگلیسی شماره 149105
ترجمه فارسی عنوان مقاله

طراحی ضد انعطاف پذیر همزمان کارآمد

عنوان انگلیسی
Power efficient synchronous counter design
کد مقاله سال انتشار تعداد صفحات مقاله انگلیسی ترجمه فارسی
149105 2018 13 صفحه PDF سفارش دهید
دانلود فوری مقاله + سفارش ترجمه

نسخه انگلیسی مقاله همین الان قابل دانلود است.

هزینه ترجمه مقاله بر اساس تعداد کلمات مقاله انگلیسی محاسبه می شود.

این مقاله تقریباً شامل 5450 کلمه می باشد.

هزینه ترجمه مقاله توسط مترجمان با تجربه، طبق جدول زیر محاسبه می شود:

شرح تعرفه ترجمه زمان تحویل جمع هزینه
ترجمه تخصصی - سرعت عادی هر کلمه 12 تومان 11 روز بعد از پرداخت 65,400 تومان
ترجمه تخصصی - سرعت فوری هر کلمه 24 تومان 6 روز بعد از پرداخت 130,800 تومان
پس از پرداخت، فوراً می توانید مقاله را دانلود فرمایید.
منبع

Publisher : Elsevier - Science Direct (الزویر - ساینس دایرکت)

Journal : Computers & Electrical Engineering, Available online 8 January 2018

ترجمه کلمات کلیدی
پیشخوان، مقیاس بالا، مصرف برق، ساعت قدرت حوزه، محصول منطقه قدرت،
کلمات کلیدی انگلیسی
Counter; Up-down counter; Power consumption; Clock-power; Area; Power-area product;
پیش نمایش مقاله
پیش نمایش مقاله طراحی ضد انعطاف پذیر همزمان کارآمد

چکیده انگلیسی

The Performance of any VLSI circuit depends on its design architecture, which optimizes power and provides high reliability. To design any circuit with low power, power optimization of circuit at different levels is needed. Most of the system level architectures consists of sequential circuits, design of these circuits plays an pivotal role in reducing overall power of the system. Counters are basic building blocks in many VLSI applications such as timers, memories, ADCs/DACs, frequency dividers etc. It is observed that design of counters has power overhead because of requirement of high power consumption for the clock signal distribution and undesired activity of flip-flops due to presence of clocks. In this brief, we propose a power efficient design of synchronous counters that reduces the power consumption due to clock distribution for different flip-flops and offers high reliability. The proposed counter design is evaluated and analyzed in terms of power in a standard 45 nm CMOS technology in CADENCE and also evaluated in Synopsys Design Compiler and IC Compiler for ASIC (Application Specific Integrated Circuit) synthesis results. The proposed counter design has lower power requirement and power-area product than existing counter architectures and the power reduction is more significant for wide-bit counters.

دانلود فوری مقاله + سفارش ترجمه

نسخه انگلیسی مقاله همین الان قابل دانلود است.

هزینه ترجمه مقاله بر اساس تعداد کلمات مقاله انگلیسی محاسبه می شود.

این مقاله شامل 5450 کلمه می باشد.

هزینه ترجمه مقاله توسط مترجمان با تجربه، طبق جدول زیر محاسبه می شود:

شرح تعرفه ترجمه زمان تحویل جمع هزینه
ترجمه تخصصی - سرعت عادی هر کلمه 12 تومان 11 روز بعد از پرداخت 65,400 تومان
ترجمه تخصصی - سرعت فوری هر کلمه 24 تومان 6 روز بعد از پرداخت 130,800 تومان
پس از پرداخت، فوراً می توانید مقاله را دانلود فرمایید.