دانلود مقاله ISI انگلیسی شماره 53003 + ترجمه فارسی
عنوان فارسی مقاله

مباحث جدید زیرآستانه ای در فناوری CMOS 65 نانومتری

کد مقاله سال انتشار مقاله انگلیسی ترجمه فارسی
53003 2009 5 صفحه PDF 13 صفحه WORD
خرید مقاله
پس از پرداخت، فوراً می توانید مقاله را دانلود فرمایید.
عنوان انگلیسی
New Subthreshold Concepts in 65nm CMOS Technology
منبع

Publisher : IEEE (آی تریپل ای)

Journal : Quality of Electronic Design, 2009. ISQED 2009. Quality Electronic Design, Date of Conference: 16-18 March 2009 Page(s): 162 - 166 E-ISBN : $tmp} Print ISBN: 978-1-4244-2952-3

فهرست مطالب ترجمه فارسی
چکیده
کلمات کلیدی
 مقدمه
مشخصه های زیرآستانه ای در فناوری 65 نانومتر
تحلیل DC 
تاثیر Stacking در فناوری 65 نانومتر
شکل 1: آرایشهای مداری الف) 2PMOS ب) 3PMOS ج) 2NMOS
شکل 2: الف) Vout بر حسب Vin  ب) جریان IDS بر حسب ولتاژ گیت
شکل 3: آرایشهای مداری برای نمایش تاثیر کاهش ولتاژ تغذیه بر سرعت. الف) مدار1  ب) مدار2
شکل 4: تحلیل گذرای الف) مدار1  ب) مدار2
شکل 5: اثر بایاس کردن بدنه
فلیپ فلاپ در ناحیه زیرآستانه ای
فلیپ فلاپ لچ هیبریدی
شکل 6: فلیپ فلاپ لچ هیبریدی
شکل 7: شکل موجهای خروجی HLFF در VDD = 0.3V و T=27C
شکل 8: خطا در خروجی مدار HLFF
فلیپ فلاپ تقویت کننده حسگری
شکل 9: مدار HLFF اصلاح شده پیشنهادی
شکل 10: خروجی CHLFF در VDD = 270mV, T = 27, TT model
جدول 1: نتایج شبیه سازی برای HLFF در VDD = 0.4V
جدول 2: نتایج شبیه سازی برای CHLFF در VDD 270mV
جدول 3: زمان راه اندازی و hold برای HLFF و CHLFF (VDD = 0.3V , TT model)
جدول 4: نتایج شبیه سازی برای CSAFF
جدول 6: نتایج فلیپ فلاپها
جدول 5: نتایج CSAFF و SAFF در VDD = 0.3V (مدل TT، T = 27C)
شکل 12: نقص در SAFF.
شکل 13: شماتیک از مدار CSAFF.
نتیجه گیری
کلمات کلیدی
کلمات کلیدی: ولتاژ پایین، کم توان، زیرآستانه، مقیاس نانو
ترجمه چکیده
در این مقاله، در مورد چالشهای مختلف کار در ناحیه زیرآستانه ای در مدارهای با فناوری CMOS 65 نانومتر، بحث می شود. مدارهای گوناگونی برای یافتن بهترین آرایش در ناحیه کاری زیرآستانه ای مورد بررسی قرار می گیرد و در کار با ولتاژهای تغذیه بسیار پایین شبیه سازی می گردد. برای پشتیبانی از مباحث نظری انجام شده، آرایشهای گوناگون مداری مورد آزمایش و شبیه سازی قرار می گیرد. جنبه های گوناگون مدارهای فلیپ فلاپ با جزییات تشریح می شود تا بهترین توپولوژی برای استفاده در ولتاژهای تغذیه بسیار پایین و کاربردهای بسیار کم توان بررسی شود. نتایج شبیه سازی نشان می دهد مصرف توان در مدارهای پیشنهادی این مقاله، مقایسه با دیگر فلیپ فلاپ ها حداقل 23% کاهش می یابد. همچنین زمان راه اندازی و زمان نگهداری نیز بهبود می یابد.
ترجمه مقدمه
در چند سال اخیر، تلاشهای زیادی در جهت تحقیق و توسعه مدارهای کاربردی کم توان برای گرههای حسگری بی سیم تغذیه شده با باتری صورت گرفته است. اخیرا تعدادی از مقالات در این زمینه، در رابطه با استفاده از حوزه زمانی ADC به جای حوزه دامنه بحث کرده اند [1] – [4]. در مقالات مذکور، مبدل ها را می توان تماما از مولفه مداری دیجیتال ایجاد کرد ، اما این کار شرایط بسیار بسته ای را برای مقایسه گر و مدار نمونه بردای ایجاد خواهد کرد. برای مطابقت با این شرایط، باید فلیپ فلاپ های کم توان و پرسرعت با احتمال کم زیرپایداری طراحی شود. در سالهای اخیر، با کوچک شدن مقیاس های مداری در ابعاد اتمی، جریان های نشت مداری افزایش چشمگیر داشته است که منجر به اتلاف توان بالاتر می شود. بنابراین در طراحی فلیپ فلاپ، جریان نشت باید حتما در ارزیابی مدارها مدنظر قرار گیرد. جریان زیرآستانه ای، به دلیل کاهش ولتاژ آستانه - که برای حفظ جریان وضعیت روشن ترانزیستور در صورت کاهش ولتاژ تغذیه کاهش داده می شود – به وجود می آید. کاهش مقیاس ولتاژ برای کاهش مصرف در زمان standby پیشنهاد شد چون جریان زیرآستانه و جریان گیت کاهش بسیار می کند (متناسب با V^4 برای نشتی گیت) [5]. بنابراین کاهش ولتاژ تغذیه با کاهش ولتاژ و جریان Standby موجب کاهش مصرف در زمان standby می گردد [6]. ناحیه زیرآستانه ای (معکوس ضعیف) اغلب برای پیاده سازی مدارهای پربازده توانی برای کاربردهای بسیار کم توان استفاده می شود، اما به خاطر جریان بسیار پایین ناحیه زیرآستانه ای در مقایسه با ولتاژهای تغذیه بالا، سرعت ارزیابی این مدارها در ناحیه زیرآستانه ای کاهش می یابد. بنابراین روشهای جدید برای بهبود سرعت مدار باید توسعه یابد. باقی مباحث مقاله به شرحی که در ادامه می آید تنظیم شده است. در بخش 2، برخی از مشخصه های فناوری CMOS 65 نانومتر در ناحیه زیرآستانه ای (معکوس ضعیف) بررسی و توضیح داده می شود. همچنین تاثیر برخی راهکارها در ناحیه زیرآستانه ای با جزییات شرح داده می شود. در بخش3، مفاهیم جدید طراحی فلیپ فلاپ در فناوری 65 نانومتر برای کار در ناحیه زیرآستانه ای (در راستای بهینه سازی و بهبود طراحی های موجود) ارائه می شود. نتایج بدست آمده نیز در این بخش با هم مقایسه می گردند. نتیجه گیری نهایی در بخش 4 ارائه می شود.
پیش نمایش مقاله
پیش نمایش مقاله مباحث جدید زیرآستانه ای در فناوری CMOS 65 نانومتری

چکیده انگلیسی

bstract In this paper challenges observed in 65nm technology for circuits utilizing subthreshold region operation are presented. Different circuits are analyzed and simulated for ultra low supply voltages to find the best topology for subthreshold operation. To support the theoretical discussions different topologies are analyzed and simulated. Various aspects of flip-flop circuits are described in detail to study which topology would be most suitable for ultra low supply voltage and low-power applications. Simulation results show that the power consumption decreases by at least 23% compared with other flip-flops. Also, the setup time and the hold time are improved.

خرید مقاله
پس از پرداخت، فوراً می توانید مقاله را دانلود فرمایید.