دانلود مقاله ISI انگلیسی شماره 53222 + ترجمه فارسی
عنوان فارسی مقاله

جمع کننده کامل 1 بیتی زیر آستانه ای در فناوری CMOS 65 نانومتری

کد مقاله سال انتشار مقاله انگلیسی ترجمه فارسی
53222 2008 4 صفحه PDF 11 صفحه WORD
خرید مقاله
پس از پرداخت، فوراً می توانید مقاله را دانلود فرمایید.
عنوان انگلیسی
1-Bit Sub Threshold Full Adders in 65nm CMOS Technology
منبع

Publisher : IEEE (آی تریپل ای)

Journal : Microelectronics, 2008. ICM 2008. International Conference on, Date of Conference: 14-17 Dec. 2008 Page(s): 268 - 271 E-ISBN : $tmp} Print ISBN: 978-1-4244-2369-9

فهرست مطالب ترجمه فارسی
چکیده 
مقدمه
شکل 1: نسبت Ion/Ioff برای تجهیزات NMOS
شکل 2: جمع کننده کامل 1 بیتی SERF [2]
مدار XOR پیشنهادی
شکل 3: مدار گیت XOR-XNOR [5].
شکل 4: گیت XOR و نمودار عملکردی آن [4]
شکل 5: رفتار XOR در هنگام تغییر وضعیت از AB=10 به AB=01
شکل 6: عملکرد گیت XOR
شکل 7: گیتهای XOR پیشنهادی
شکل 8: مقایسه شکل موج خروجی [4] با گیت های XOR پیشنهادی در این مقاله ( CP و DP).
شکل 9: شکل موج خروجی گیت XOR مدار BP در مقایسه با XOR [5]
شکل 10: شکل موج خروجی مدار AP-XOR
طراحی جمع کننده کامل
شکل 11: توپولوژی مداری جمع کننده کامل 1 بیتی
شکل 12:توان برحسب فرکانس برای طراحی های مختلف جمع کننده کامل (نرمالیزه شده به توان FA استاندارد CMOS)
شکل 13:میزان تاخیر در طراحی های مختلف جمع کننده کامل (نرمالیزه شده به تاخیر جمع کننده استاندارد CMOS)
نتیجه گیری
کلمات کلیدی
افزایشگر کامل، قدرت فوق العاده پایین، زیرآستانه
ترجمه چکیده
در این مقاله، جمع کننده کامل (FA) نوینی ارائه می‌گردد که برای عملکرد با توانهای بسیار پایین بهینه سازی شده است. مدار مذکور، بر پایه گیتهای XOR اصلاح شده‌ای طراحی گشته که با هدف کمینه سازی مصرف توان در ناحیه زیرآستانه‌ای عمل می کنند. نتایج شبیه سازی شده با مدلهای استاندارد CMOS 65 نانومتر انجام شده است. نتایج شبیه سازی، یک بهبود 5 تا 20 درصدی را در بازه فرکانسی 1Khz تا 20MHz و ولتاژهای تغذیه زیر 0.3V نشان میدهد.
ترجمه مقدمه
تغییر مقیاس ولتاژ تغذیه یکی از موثرترین راهها در کاهش مصرف توان مدارهای دیجیتال است. کارایی این روش بعلت وجود رابطه درجه دوم میان مصرف توان دینامیک و ولتاژ تغذیه می باشد. اما در این روش، عملکرد مدار به خاطر رابطه معکوس تاخیر مدار با سطح جریان کاهش می یابد. به همین علت، ولتاژ آستانه را در فرایندهای زیرمیکرونی عمیق برای رفع این مشکل کاهش می دهند. کاهش ولتاژ آستانه، منجر به افزایش نمایی جریان زیرآستانه می‌گردد که امکان استفاده از این ناحیه (زیرآستانه) را در مدارهای منطقی ارزیابی - با کران نویز قابل قبول - می دهد. بدون اعمال روشهای خاص، عملکرد زیرآستانه ای سبب کاهش سرعت پاسخگویی (به سبب کاهش جریان) می شود. جریان مورد ارزیابی در این حالت، جریانی است که در ولتاژ گیت –سورس کوچکتر یا مساوی ولتاژ آستانه و ولتاژ تغذیه نزدیک به ولتاژ آستانه رخ می دهد. همانطور که در شکل 1 مشاهده می شود، نسبت I_on (وقتی ترانزیستور در حال ارزیابی است) به I_off (وقتی ولتاژ گیت-سورس صفر یا نزدیک صفر است) در مقایسه با Ion/Ioff در ولتاژهای تغذیه‌ی بالا، کوچکتر است. با این حال، در کاربردهای با مصرف توان بسیار پایین (مثل ایمپلنتها یا حسگرهای بدون سیم)، سرعت کاری دغدغه اصلی طراحی نیست، زیرا قیود پهنای باندی در این موارد با مسامحه اعمال می گردد. برای این کاربردها، مهمترین هدف طراحی بهینه سازی بمنظور مصرف توان پایین است. جمع دو بیت A و B با بیت نقلی Cin، بیت SUM (مجموع) و بیت خروجی نقلی Cout را تولید می‌کند. روابط زیر عملکرد جمع کننده کامل را شرح می دهد: (1) SUM=A⨁B⨁C_in (2) C_out=(A∙B)+(A⋅C_in )+(B∙C_in) (3) H=A⨁B (4) SUM=H⨁C_in (5) C_out=A⋅H^'+C_in∙H طراحی اغلب جمع کننده ها بر پایه‌ی 2 گیت XOR (یکی برای ایجاد H و H’ و دیگری برای ایجاد خروجی SUM) و یک مولتی پلکسر (MUX) برای ایجاد Cout [1] می باشد. در [1] توپولوژی های مختلف مداری در گستره ی مختلفی از ولتاژ تغذیه بررسی شده است. در این مقاله، نشان داده شد که مدارهای گزارش شده در ولتاژهای تغذیه بسیار پایین عمل نمی‌کنند. تاخیر در مدارهای مذکور در ولتاژهای تغذیه پایین، به خاطر کاهش جریان مورد ارزیابیِ شارژ یا تخلیه کننده، بالا می باشند. کاهش جریان ارزیابی، تاخیر مدار را افزایش می دهد که به نوبه خود ماکزیمم فرکانس قابل اعمال را کاهش می دهد. اغلب مدارهای مورد بررسی در [1] برای کاربردهای سرعت بالا و مقیاس کوچک و با فناوریهای زیر 0.18 میکرون مورد استفاده قرار می گیرند، و در ولتاژهای تغذیه زیر 0. 2 ولت در فناوری 65 نانومتری CMOS، به خاطر سازوکارهای نشتی مختص فناوریهای مقیاس نانو بدرستی عمل نمی‌کنند. توپولوژی مداری دیگر برای جمع کننده، جمع کننده کامل بازیابی انرژی استاتیک (SERF) است که در شکل 2 نشان داده شده است. این توپولوژی فقط از 10 ترانزیستور استفاده می کند که کمترین تعداد ترانزیستورهای گزارش شده تا بحال است. طبق اظهارات [2] همچنین عنوان شده است که SERF از نظر مصرف توان نیز حداقل مصرف توان را دارد. البته در ولتاژهای تغذیه پایین، مدار در حالت A=1 و B=1 و Cin=0 دچار مشکل می شود. در این حالت، Cout توسط یک ترانزیستور گذر NMOS به سطح HIGH می رود؛ اما از آنجا که اینکه توسط ترانزیستور NMOS به VDD متصل است - و همچنین به گیت ترانزسیتور گذر NMOS در این حالت به VDD-Vth وصل است - نمی تواند تا سطح VDD شارژ شود. بنابراین Cout فقط می تواند تا VDD-2Vth بالا بیاید که محدودیتی را برای کار با ولتاژهای تغذیه بسیار پایین ایجاد می کند. بعنوان مثال فرض کنید Vth برای ترانزیستور NMOSدر 65 نانومتر برابر با 0.18 V باشد؛ بنابراین برای جلوگیری از خطا در این ورودی ها Cout می تواند تا VDD-0.36 بالا رود. پس ولتاژ تغذیه باید بالاتر از 0.72 باشد. البته این به اندازه ترانزیستور هم بستگی دارد: با ترانزیستورهای بزرگتر، می‌توانیم ولتاژ تغذیه را بیشتر کاهش دهیم. VDD برای تولید HIGH منطقی در خروجی، باید از Cout بزرگتر باشد. اما استفاده از NMOS برای شارژ کردن Cout به سطح HIGH، موجب می شود مدار در بعضی از ورودی ها بدرستی عمل نکند، و وقتی عملکرد برای ما ارجح باشد، این امر بسیار مسئله ساز است. در [3] یک جمع کننده کامل 14 ترانزیستوری ارائه شده است. مدارهای ارائه شده همگی جزو طراحی های کم مصرف حساب می شوند، اما در توانهای بسیار پایین، وقتی ولتاژ تغذیه به زیر ولتاژ آستانه کاهس می یابد، بدرستی عمل نمی کنند. بعضی از آنها از نظر مساحت/سطح، بهینه تر از مدارهای استاندارد طراحی شده اند [4]، اما به هنگام تغییر حالت/وضعیت سگینالهای ورودی، افت ولتاژ در آنها امری حتمی است. از طرفی، برای ارزیابی این مدارها، باید اندازه ترانزیستورها افزایش یابد، که موجب افزایش مصرف توان می گردد. مرجع [5] ، پیکره بندی های متفاوتی از طراحی جمع کننده کامل در ناحیه زیرآستانه ای ارائه می دهد. با این حال، این مدارها هم دارای overhead سطحی کمی هستند و در فناوری های زیرمیکرون بسیار عمیق بدرستی کار/عمل نمی کنند. شکل 2: جمع کننده کامل 1 بیتی SERF [2] همانطور که رابطه (1) نشان می دهد، سیگنال SUM را می توان با استفاده از دو گیت XOR ایجاد کرد. خروجی XOR اول، سیگنال H است که برای تولید Cout استفاده می شود [6]. بدین ترتیب برای تولید سیگنال H و SUM، از گیتهای XOR استفاده می کنیم و برای تولید COUT از H، از یک MUX-2X1 کوچک استفاده می کنیم. بنابراین می توان دید مهمترین و غالب ترین بخش مدار جمع کننده کامل، گیت XOR آن است. پس با طراحی گیت XOR بسیار کم توان، می توان یک جمع کننده کامل بسیار کم توان ساخت. در بخشی که در ادامه می آید، توپولوژیهای مختلف مدار گیت XOR بررسی می شود و سپس مدارهای پیشنهاد شده در این مقاله ارائه/معرفی می شود. در بخش مقدمه، هدف مقاله به همراه بررسی مدارهای ارائه شده تابحال برای جمع کننده کامل تشریح شد. در بخش 2، عضو اصلی ساختار جمع کننده کامل، یعنی گیت XOR کم توان تشریح، تحلیل و شبیه سازی می شود. همچنین این بخش توپولوژی گیت XOR کم توان را برای ولتاژهای تغذیه بسیار پایین در فناوریهای زیرمیکرونی عمیق، بهمراه نتایج شبیه سازی برای گیت های XOR تشریح می کند. در بخش 3، طراحی FA 1 بیتی، با استفاده از گیت های XOR پیشنهادی توضیح داده می شود. نهایتا جمع بندی و نتیجه گیری در بخش 4 آورده شده است.
پیش نمایش مقاله
پیش نمایش مقاله جمع کننده کامل 1 بیتی زیر آستانه ای در فناوری CMOS 65 نانومتری

چکیده انگلیسی

In this paper a new full adder (FA) circuit optimized for ultra low power operation is proposed. The circuit is based on modified XOR gates operated in the subthreshold region to minimize the power consumption. Simulated results using 65 nm standarad CMOS models are provided. The simulation results show a 5%-20% for frequency ranges from 1 KHz to 20 MHz and supply voltages lower than 0.3 V.

خرید مقاله
پس از پرداخت، فوراً می توانید مقاله را دانلود فرمایید.