ترجمه فارسی عنوان مقاله

یک روش کنترل بردار ورودی و جایگزینی گیت ترکیب شده، برای کاهش جریان نشتی

عنوان انگلیسی

A Combined Gate Replacement and Input Vector Control Approach for Leakage Current Reduction

کد مقاله	سال انتشار	تعداد صفحات مقاله انگلیسی
53215	2006	10 صفحه PDF

منبع

Publisher : IEEE (آی تریپل ای)

Journal : IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Page(s): 173 - 182 ISSN : 1063-8210 INSPEC Accession Number: 8945656

فهرست مطالب ترجمه فارسی

چکیده

مقدمه

شکل 1. جریان نشتی (a) اینورتر (b) NAND دو ورودی ، و (c) NAND سه ورودی. اطلاعات توسط شبیه سازی در cadence spectre با استفاده از فرآیند بدست آمده اند.

نمونه محرک برای جایگزینی گیت. (a) مدار محک MCNC اصلی C17 با نشتی کل تحت MLV بهینه شده. (b) C17 با مدار جدید با 3 گیت جایگزین شده و نشتی کل تحت همان MLV.

کارهای مرتبط

الگوریتم دقیق

کنترل نقطه درونی

کاهش نشتی با جایگزینی گیت

خروجی اصلی

گیت های خارج از کتابخانه

خروجی های چندگانه

هزینه های دیگر

الگوریتم جایگزینی گیت سریع

تصحیح

شکل 4. شبه رمز الگوریتم جایگزینی گیت

پیچیدگی

توسعه

شکل 5. نمایش گواهی کمال مساله MLV. (a) مدار برای آزمایش رضایت بخش بودن (b) کاهش آزمایش رضایت بخش بودن به MLV

حل مساله ی MLV+

تکمیل بودن-NP مساله MLV

مساله MLV+ و طرح کلی روش تقسیم-و-غلبه

پیدا کردن MLV بهینه برای مدارات درختی

شکل 6. MLV در ک مدار، پیش و پس از جایگزینی گیت

پیچیدگی

اتصال مدارات درختی به هم

شکل 7. حل تداخل در به هم متصل کردن مدارات درختی

تجزیه و تحلیل هزینه ها

نتایج آزمایش

جدول 2. نتایج 43 مدار بزرگ با ورودی های اولیه ی بیش از 22تا

شکل 8. درصد نشتی و WLS 43 مدار بزرگ با 22 ورودی اولیه یا بیشتر. محور X محک های ذخیره شده با جریان نشتی در روش تقسیم-و-غلبه را لیست کرده است؛ محور Y درصد نشتی و WLS گیت ها را نشان می دهد.

جدول 3. مقایسه ی عملکرد متوسط با الگوریتم

نتیجه گیری

ترجمه کلمات کلیدی

جایگزینی گیت، کاهش نشت، حداقل بردار نشتی (MLV) -

کلمات کلیدی انگلیسی

Gate replacement, leakage reduction, minimum leakage vector (MLV).

ترجمه چکیده

کنترل بردار ورودی (IVC) تکنیک معروفی برای کاهش توان نشتی است. این روش، از اثر پشته های ترانزیستوری در دروازه های منطقی (گیت) CMOS _با اعمال مینیمم بردار نشتی (MLV) به ورودی های اولیه ی مدارات ترکیبی، در طی حالت آماده بکار_ استفاده می کند. اگرچه، روش IVC (کنترل بردار ورودی)، برای مدارات با عمق منطقی زیاد کم تاثیر است، زیرا بردار ورودی در ورودی های اولیه تاثیر کمی بر روی نشتی گیت های درونی در سطح های منطقی بالا دارد. ما در این مقاله یک تکنیک برای غلبه بر این محدودیت ارایه می کنیم؛ بدین سان که گیت های درونی با بدترین حالت نشتی شان را، با دیگر گیت های کتابخانه جایگزین می کنیم، تا عملکرد صحیح مدار را در طی حالت فعال تثبیت کنیم. این اصلاح مدار، نیاز به تغیر مراحل طراحی نداشته، ولی دری را به سوی کاهش بیشتر نشتی _وقتی که روش MLV (مینیمم بردار نشتی) موثر نیست_ باز می کند. آنگاه ما، یک روش تقسیم-و-غلبه که جایگزینی گیت های را مجتمع می کند، یک الگوریتم جستجوی بهینه MLV برای مدارات درختی، و یک الگوریتم ژنتیک برای اتصال به مدارات درختی، را ارایه می کنیم. نتایج آزمایشی ما بر روی همه ی مدارات محک MCNC91، نشان می دهد که 1) روش جایگزینی گیت، به تنهایی می تواند 10% کاهش جریان نشتی را با روش های معروف، بدون هیچ افزایش تاخیر و کمی افزایش سطح، بدست آورد: 2) روش تقیسم-و-غلبه، نسبت به بهترین روش خالص IVC 24% و نسبت به روش جایگذاری نقطه کنترل موجود 12% بهتر است: 3) در مقایسه با نشتی بدست آمده از روش MLV بهینه در مدارات کوچک، روش ابتکاری جایگزینی گیت و روش تقسیم-و-غلبه، به ترتیب می توانند بطور متوسط 13% و 17% این نشتی را کاهش دهند.

ترجمه مقدمه

همزمان با کوچک شدن فناوری VLSI و ولتاژ منبع/آستانه، توان نشتی در مدارات CMOS امروزه دارای اهمیت بیشتر و بیشتر شده است. به عنوان مثال، در طراحی ها نشان داده شده است که توان نشتی زیرآستانه می تواند به بزرگی 42% توان کل تولید فرآیند 90 نانومتری شرکت داشت باشد [11]. بدین ترتیب، روش های زیادی اخیرا برای کاهش مصرف توان نشتی ارایه شده اند. فرآیند ولتاژ آستانه دوگانه، از وسایل با ولتاژ آستانه بیشتر، به همراه مسیرهای غیر بحرانی، استفاده می کند تا جریان نشتی را ضمن تثبیت عملکرد، کاهش دهد [16]. روش های CMOS ولتاژ آستانه چندگانه (MTCMOS)، یک وسیله با ولتاژ Vth بالا را بطور سری با مدار با Vth پایین قرار داده، و یک ترانزیستور sleep می سازد. در MOS با آستانه دینامیک (DTMOS) [3]، گیت و بدنه به هم بسته شده و ولتاژ آستانه بطور دینامیک (پویا) تغییر می کند تا وضعیت عملکرد مدار را مناسب کند. روش دیگر برای تنظیم دینامیک ولتاژهای آستانه، CMOS با آستانه متغیر (VTCMOS) می باشد [14]. تمام این روش ها، نیاز به همایت فناوری پردازش دارند. روش کنترل بردار ورودی (IVC) بکار گرفته شده تا جریان نشتی را در سطح مدار، با کاهش کم عملکرد یا بدون کاهش عملکرد، کم کند [7]. این روش، بر مبنای اثر معروف پشته های ترانزیستوری می باشد: جریان نشتی زیرآستانه یک گیت CMOS، با بردار ورودی اعمال شده به گیت بطور چشم گیری تغییر می یابد [10]. بتازگی، Lee مشاهده کرد که نشتی اکسید گیت همچنین وابسته به بردارهای اعمالی به گیت CMOS می باشد [12]. به علاوه، بیشینه و کمینه ی بردارهای نشتی برای نشتی آستانه و نشتی گیت، یکسان می باشد. در این مقاله ما، از cadense spectre برای اندازه گیری جریان نشتی کل در یک گیت(دروازه منطقی) CMOS که شامل نشتی زیرآستانه و نشتی گیت می باشد، استفاده می کنیم. شکل 1، جریان های نشتی کل دروازه های منطقی اینورتر، NAND دو ورودی، و NAND سه ورودی را تحت همه ی ترکیبات ورودی ممکن، آورده است. می بینیم که بدترین حالت نشتی (که بصورت پررنگ علامت گذاری شده است)، بسیار بیشتر از دیگر موارد است. ایده ی روش IVC، تغییر دادن بردار ورودی با کمک یک سیگنال sleep _برای کاهش نشتی در زمانی که مدار در حالت خاموش است_ می باشد [9]. مساله مینیمم بردار (MLV) نشتی مربوطه، به دنبال یافتن بردار ورودی اولیه که جریان نشتی کل را در یک مدار داده شده کمینه می کند، می گردد. . مساله MLV کامل-NP است، و هم روش ابتکاری و هم روش دقیق برای یافتن MLV پیشنهاد شده اند. یک بررسی همراه با جزییات آن در بخش 2 آورده شده است. در این مقاله، ما تعیین می کنیم که چگونه روش IVC را بالا ببریم، بدون ینکه نیاز به طراحی دوباره یا با کمی تغییر در طراحی باشد. بویژه، ما مساله MLV+ را که به دنبال اصلاح یک مدار داده شده گشته و یک بردار ورودی را طوری که عملکرد مدار در وضعیت فعال تثبیت شده و نشتی جریان زمانی که مدار در حالت خاموش است کمینه شود، تعیین می کند را مورد مطالعه قرار می دهیم. راه حل ما برای حل این مساله، بر مبنای مفهوم جایگزینی گیت که با ختلاف شدید میان بدترین نشتی و موارد دیگر نشتی تحریک می شود، می باشد (شکل 1 را ببینید). ماهیت جایگزینی گیت، جایگزینی یک دروازه منطقی که در بدترین حالت نشتی خود می باشد (WLS) با یک گیت کتابخانه دیگر، می باشد. این قضیه با مثال زیر نشان داده شده است. نمونه محرک برای جایگزینی گیت. (a) مدار محک MCNC اصلی C17 با نشتی کل تحت MLV بهینه شده. (b) C17 با مدار جدید با 3 گیت جایگزین شده و نشتی کل تحت همان MLV. مدار C17 بسته برنامه MCNC91 را در نظر بگیرید [21] [شکل 2(a)] . با یک جستجوی کامل، MLV یافت می شود {0,0,0,1,0}، که دارای مینیمم جریان نشتی 813.08 نانوآمپر می باشد. توجه شود که گیت G3 به ازای ورودی {1,1} بدترین جریان نشتی را دارد، که بیشتر از نیمی از نشتی کل را تشکیل می دهد. در واقع، مشاهده کردیم که نسبت قابل توجهی از نشتی کل معمولن بخاطر گیت هایی که در بدترین شرایط نشتی خود می باشند (WLS)، می باشد (جدول 2 در بخش 4 را ببینید).

دانلود رایگان 2 صفحه اول مقاله لاتین (PDF)

پیش نمایش مقاله

چکیده انگلیسی

Input vector control (IVC) is a popular technique for leakage power reduction. It utilizes the transistor stack effect in CMOS gates by applying a minimum leakage vector (MLV) to the primary inputs of combinational circuits during the standby mode. However, the IVC technique becomes less effective for circuits of large logic depth because the input vector at primary inputs has little impact on leakage of internal gates at high logic levels. In this paper, we propose a technique to overcome this limitation by replacing those internal gates in their worst leakage states by other library gates while maintaining the circuit's correct functionality during the active mode. This modification of the circuit does not require changes of the design flow, but it opens the door for further leakage reduction when the MLV is not effective. We then present a divide-and-conquer approach that integrates gate replacement, an optimal MLV searching algorithm for tree circuits, and a genetic algorithm to connect the tree circuits. Our experimental results on all the MCNC91 benchmark circuits reveal that 1) the gate replacement technique alone can achieve 10% leakage current reduction over the best known IVC methods with no delay penalty and little area increase; 2) the divide-and-conquer approach outperforms the best pure IVC method by 24% and the existing control point insertion method by 12%; and 3) compared with the leakage achieved by optimal MLV in small circuits, the gate replacement heuristic and the divide-and-conquer approach can reduce on average 13% and 17% leakage, respectively.