ترجمه فارسی عنوان مقاله

خطوط تاخیری با کنترل دیجیتالی و مبتنی بر NAND بدون glitch

عنوان انگلیسی

Glitch-Free NAND-Based Digitally Controlled Delay-Lines

کد مقاله	سال انتشار	تعداد صفحات مقاله انگلیسی
52970	2014	12 صفحه PDF

منبع

Publisher : IEEE (آی تریپل ای)

Journal : Electronics Letters, Page(s): 930 - 932 ISSN : 0013-5194 INSPEC Accession Number: 14363847

فهرست مطالب ترجمه فارسی

چکیده

عبارات شاخص

مقدمه

شکل1. مسالۀ gitching DCDL مبتنی بر NAND م

DCDL مبتنی بر NAND ارائه شدۀ سابق و Glitching

شکل2. شبیه‌سازی‌های گذرا

شکل3. شبیه‌سازی گذرای

DCDL مبتنی بر NAND ارائه شده

شکل4. DCDL مبتنی بر NAND بدون glitch ارائه شده (توپولوژی معکوس‌کننده).

شکل5. DCDL مبتنی بر NAND بدون glitch ارائه شده (توپولوژی غیرمعکوس‌کننده).

جدول1:وضعیت‌های منطقی هر المان تاخیری در DCDLهای ارائه شده

سوئیچینگ بدون glitch DCDL ارائه شده و مدارهای را‌ه‌اندازی بیت‌های کنترلی

شکل6. شکل‌موج‌های بیت‌های کنترلی DCDL ارائه شده

شکل7. مدارهای ممکن راه‌اندازی برای بیت‌های کنترلی DCDL ارائه شده

شکل8. فلیپ‌فلاپ دابل کلاک محقق شده با استفاده از توپولوژی مبتنی بر تقویت‌کنندۀ سنس.

شکل9. شبیه‌سازی گذرای فلیپ‌فلاپ شکل8.

شکل10. نتایج شبیه‌سازی glitching DCDL ارائه شده

شکل11. INL شبیه‌سازی شدۀ DCDL غیرمعکوس‌کنندۀ ارائه شده

اندازه‌یابی و نتایج شبیه‌سازی

جدول2:عملکردهای DCDL برای یک فناوری CMOS 90 نانومتری

جدول3:عملکردهای DCDL برای یک فناوری CMOS 90 نانومتری

کاربرد در ژنراتور کلاک طیف گسترده کاملا دیجیتالی

شکل12.SSCG کاملا دیجیتالی ارائه شده در [18].

شکل13. شبیه‌سازی سطح ترانزیستوری دو SSCG

شکل14. نمودار ستونی جیتر خالص شبیه‌سازی شدۀ دو SSCG

شکل15. طرح SSCG طراحی شده با DCDL مبتنی بر NAND ارائه شده

جدول 4:عملکردهای SSCG طراحی شده با استفاده از DCDLهای مبتنی بر NAND ارائه شده

جدول5:وضعیت‌های منطقی معتیر المان تاخیری i+1 ام با داشتن وضعیت المان تاخیری i ام

نتیجه‌گیری

ترجمه کلمات کلیدی

حلقۀ قفل تاخیری کاملا دیجیتال (ADDLL)، حلقۀ قفل فاز کاملا دیجیتال (ADPLL)، خط تاخیر، اسیلاتور با کنترل دیجیتالی (DCO)، فلیپ فلاپ، تقویت‌کنندۀ سنس، ژنراتور کلاک طیف گسترده (SSCG) -

کلمات کلیدی انگلیسی

All-digital delay-locked loop (ADDLL), all-digital phase-locked loop (ADPLL), delay-line, digitally controlled oscillator (DCO), flip-flops, sense amplifier, spread-spectrum clock generator (SSCG).

ترجمه چکیده

خطوط تاخیری با کنترل دیجیتالی و مبتنی بر NAND (DCDL) که اخیرا ارائه شده است دارای مشکل glitch است که به کارگیری آنها در بسیاری از موارد را محدود کرده است. این مقاله یک DCDL مبتنی بر NAND بدون glitch را معرفی می‌کند که با بکارگیری DCDLهای مبتنی بر NAND در محدودۀ گسترده‌ای از کاربردها بر این محدودیت غلبه کرده است. DCDL مبتنی بر NAND ارائه شده دارای همان دقت و حداقل تاخیری است که DCDL مبتنی بر NAND پیشین داشته است. اثبات نظری عملکرد بدون glitch DCDL ارائه شده نیز در این مقاله استخراج می‌شود. در ادامۀ این تحلیل، سه مدار راه‌‌اندازی (درایو) برای بیت‌های کنترل تاخیر نیز ارائه می‌شود. DCDLهای ارائه شده در یک فناوری CMOS 90 نانومتری طراحی شده و با جدیدترین فناوری روز مقایسه شده‌اند. نتایج شبیه‌سازی نشان می‌دهد که مدارهای نوین منجر به کمترین دقت شده و در مقایسه با DCDL ای که اخیرا ارائه شده است و دارای کمترین تاخیر است کمتر حداقل تاخیر را تخریب می‌کند. همچنین شبیه‌سازی‌ها موید صحت توسعۀ مدل توسعه یافتۀ glitching و راهبرد یافتن اندازه است. به عنوان یک کاربرد نمونه، DCDL ارائه شده به منظور تحقق یک ژنراتور کلاک طیف گسترده (SSCG) کاملا دیجیتالی به کار می‌رود. به کارگیری DCDL ارائه شده در این مدار نسبت به یک SSCG که از DCDL های مبتنی بر اینورتر سه حالته استفاده می‌کنند، امکان کاهش جیتر خالص خروجی پیک تا پیک تا بیش از 40% را میسر می‌کند.

ترجمه مقدمه

در فرایند‌های اخیر برای CMOS زیرمیکرومتر عمیق، دقت حوزۀ زمان یک سیگنال دیجیتال نسبت به دفت ولتاژ سیگنال‌های آنالوگ بیشتر شده است [1]. این ادعا امروزه به سمت الگوی طراحی مدار جدید پیش رفته است که در آن پردازش مرسوم سیگنال آنالوگ انتظار می‌رود که به تدریج با پردازش زمان‌های حوزۀ دیجیتال جایگزین شود. در این الگوی نوین، خطوط تاخیری کنترل شدۀ دیجیتالی (DCD) باید نقش کانورترهای دیجیتال به آنالوگ را در مدارهای سنتی و آنالوگ بر عهده گیرند. از یک نقطه نظر عملی‌تر، امروزه DCDLها جزء اصلی بسیاری از کاربردها هستند، مثل PLL کاملا دیجیتالی (ADPLL) [2]-[8]، DLL کاملا دیجیتالی (ADDLL) [9]-[16]، ژنراتورهای کلاک طیف گسترده (SSCG) کاملا دیجیتالی [17]، [18]، و گیرنده‌های باند فوق گسترده (UWB) با ویژگی تنظیم مسافت [19]، [20]. روش کلاسیک [3]-[6]، [9]، [17] برای طراحی یک DCDL از یک زنجیره المان‌های تاخیری و یک MUX برای انتخاب خروجی مطلوب المان استفاده می‌کند. در این DCDL های مبتنی بر mux، تاخیر mux با افزایش تعداد المان‌ها افزایش می‌یابد. این کار منجر به مصالحه‌ای بین دامنۀ تاخیر و حداقل تاخیر (tmin) مربوط به DCDL می‌شود. شایان ذکر است که tmin یک پارامتر طراحی اساسی در بسیاری از کاربردها است. به عنوان مثال در ADPLL/ADDLL، tmin تعیین کنندۀ حداکثر فرکانس خروجی مدار است. این ویژگی برای SSCG کاملا دیجیتالی مرجع [18] نیز صدق می‌کند، که در آن یک سنکرونیزاسیون صحیح DCDL تنها با اعمال tmin که کمتر از نصف پریود کلاک ورودی باشد حاصل می‌شود. مقدار بزرگ tmin مربوط به DCDLهای مبتنی بر MUX را می‌توان با استفاده از یک توپولوژی مالتی‌پلکسر مبتنی بر درخت [3] کاهش داد. با این حال این موضوع منجر به یک ساختار نامنظمی می‌شود که طرح‌بندی را پیچیده کرده و در نتیجه موجب افزایش غیرخطی بودن DCDL می‌شود. توپولوژی DCDL به کار گرفته شده در [10] و [11] مجددا از همان زنجیره المان تاخیری استفاده می‌کند. در این فناوری، متفاوت با کاربردهای فوق‌الذکر، هر المان با استفاده از گیت‌های NAND ساخته می‌شود. این به ظاهر مصالحۀ مربوط به MUX ساختاری پیشین را حل می‌کند. با این حال، یک تحلیل عمیق‌تر این ساختار آشکار می‌کند که ظرفیت خازنی (کاپاسیتانس) ورودی DCDL به طور خطی با تعداد المان‌ها افزایش می‌یابد. این به وضوح معرّف مصالحه‌ای بین تعداد المان‌ها و حداقل تاخیر، مشابه DCDLهای مبتنی بر MUX است. همچنین یک استدلال مشابه را می‌توان به DCDL مبتنی بر MUX که در [16] ارائه شده است به کار برد. در [12]-[15]، DCDL با استفاده از یک توالی منظمی از المان‌های تاخیری (DE) یکسان ساخته شده است. در این مدار، مالتی‌پلکسر DCDL پیشین به صورت انتزاعی بین همۀ المان‌ها پخش می‌شود. به این طرق حداقل تاخیر tmin بسیار کوچک بوده و مستقل از تعداد المان‌ها می‌گردد. علاوه بر این توپولوژی با نظم بیشتر امکان یک سازماندهی سادۀ طرح [18] را میسر می‌کند که آثار غیرخطی بسیار کم در طرح را فراهم می‌کند. هر المان تاخیری در [12]-[15] با استفاده از تنها گیت‌های NAND ساخته می‌شود که خطی بودن و دقت بسیار خوبی را بدست می‌دهد. تحلیل مدار نشان می‌دهد که دقت DCDL (tR) با رابطۀ 2∙tNAND بیان می‌شود (که tNAND تاخیر یک گیت NAND است). DCDL ارائه شده در [8] مجددا از ساختار المان‌های تاخیری آبشاری (متوالی) استفاده می‌کند. در این جا متفاوت با [12]-[15]، هر عنصر با استفاده از اینورترهای سه حالته (TINV) ساخته می‌شود که دقت tR=2∙tTINV را بدست می‌دهد. از آنجا که شبکۀ pull-up یک TINV نیازمند دو تجهیز سری است در حالی که یک گیت NAND تنها از یک تجهیز منفرد در pull-up استفاده می‌کند، بنابراین انتظار داریم دقت این روش نسبت به دقت DCDLهای مبتنی بر NAND بیشتر باشد [12]-[15]. DCDL ارائه شده در [18] نیز مبتنی بر آبشاری از المان‌های تاخیری یکسان است که امکان سازماندهی یک طرح ساده را میسر می‌کند. در این حالت هر المان تاخیری با استفاده از یک اینورتر و یک مالتی‌پلکسر معکوس‌کننده ساخته می‌شود. با این وجود، این فناوری اینورتر+ MUX دارای دو کاستی است. اولین نقصان ناشی از تاخیرهای مختلف اینورتر و مالتی‌پلکسر است که منجر به یک عدم تطابق tmin بین کدهای کنترلی زوج و فرد می‌شود. این عدم تطابق باعث یک INL افزایش یافته می‌شود. نقص دوم ناشی از تاخیر بزرگ مالتی‌پلکسر است، که دقتی بیش از دقت هر دوی DCDLهای مبتنی بر NAND و DCDLهای مبتنی بر TINV فراهم می‌کند. Glitching یک مشکل مرسوم طراحی در سیستم‌هایی است که از DCDLها بهره می‌برند. در کاربردهای بسیار معمول، DCDLها به منظور پردازش سیگنال‌های کلاک به کار می‌روند، بنابراین نیاز به عملکرد بدون glitch است. یک شرط لازم برای اجتناب از glitching طراحی DCDL ای است که در حضور یک سوئیچینگ کد کنترل تاخیری هیچ glitch ای نداشته باشد. این یک مساله در سطح طراحی DCDL است. بیشتر روش‌ها از glitching در DCDLهای مبتنی بر mux پیشگیری می‌کنند [21]-[23]. ملاحظۀ این موضوع جالب توجه است که فناوری‌های DCDL مراجع [8] و [18]، از منظر منطقی، متناظر با ساختار پراکندۀ مبتنی بر MUX هستند. در این فناوری‌ها با استفاده از یک کد دماسنج برای بیت‌های کنترلی، یا استفاده از روش [23] می‌توان از glitching اجتناب کرد. از سوی دیگر، فناوری DCDL مبتنی بر NAND [12]-[15] یک مسالۀ glitching را ارائه می‌دهد که تا جائی که ما مطلعیم هنوز در نوشته‌های فنی شناخته شده نیست. شایان ذکر است که در فناوری‌های ADDLL [12]-[15]، glitching مربوط به DCDL از طریق آشکارساز فاز و مدار قفل هارمونیک در طی قفل فاز، فیلتر می‌شود. با این حال، در کاربردهای دیگر، حضور این پدیدۀ glitching می‌تواند به طور قابل ملاحظه‌ای به کارگیری DCDLهای مبتنی بر NAND را محدود کند. این بیانگر یک عیب اساسی این فناوری در مقایسه با راهکارهای [8] و [18] است. خطاهایی که در برخی کاربردها می‌توانند از glitching DCDL نشات بگیرند نیز در این مقاله بحث خواهند شد. این مقاله برای طراحی DCDLهای مبتنی بر NAND دو راهکار ارائه می‌دهد. ابتدا مسالۀ glitching DCDL مبتنی بر NAND مراجع [12]-[15] بیان و تحلیل می‌شود. سپس یک DCDL مبتنی بر NAND بدون glitch نوین ارائه می‌گردد. DCDL مبتنی بر NAND ارائه شده امکان دستیابی به دقت tR=2∙tNAND را مشابه با DCDL مبتنی بر NAND مراجع [12]-[15] فراهم می‌کند. این مقاله به این صورت سازماندهی شده است. DCDL مبتنی بر NAND مراجع [12]-[15] در بخش 2 یادآوری می‌شوند. در همین بخش مسالۀ glitching این DCDL تجزیه و تحلیل می‌شود. ساختار DCDL مبتنی بر NAND بدون glitch ارائه شده در بخش3 بیان می‌شود. بخش4 با استخراج شرایط لازم (قیود زمانی) برای اجتناب از glitching در مدار ارائه شده، به صورت نظری ساختار DCDL نوین را تحلیل می‌کند. این نتایج به منظور ارائۀ سه مدار راه‌اندازی مختلف برای بیت‌های کنترل تاخیر DCDL ارائه شده به کار می‌روند. بخش5 نتایج شبیه‌سازی بدست آمده برای یک فناوری CMOS 90 نانومتری را ارائه می‌کند. نتایج ارائه شده در این بخش، علاوه بر تایید صحت تحلیل بخش4، به منظور نشان دادن عملکردهای DCDL ارائه شده در مقایسه با ساختاری ارائه شدۀ گذشته به کار می‌روند. در نهایت، بخش6 بکارگیری DCDL ارائه شده برای پیاده‌سازی SSCG کاملا دیجیتالی طراحی شده با روش توصیف شده در [18] را بیان می‌کند.

دانلود رایگان 2 صفحه اول مقاله لاتین (PDF)

پیش نمایش مقاله

چکیده انگلیسی

—The recently proposed NAND-based digitally controlled delay-lines (DCDL) present a glitching problem which may limit their employ in many applications. This paper presents a glitch-free NAND-based DCDL which overcame this limitation by opening the employ of NAND-based DCDLs in a wide range of applications. The proposed NAND-based DCDL maintains the same resolution and minimum delay of previously proposed NAND-based DCDL. The theoretical demonstration of the glitch-free operation of proposed DCDL is also derived in the paper. Following this analysis, three driving circuits for the delay control-bits are also proposed. Proposed DCDLs have been designed in a 90-nm CMOS technology and compared, in this technology, to the state-of-the-art. Simulation results show that novel circuits result in the lowest resolution, with a little worsening of the minimum delay with respect to the previously proposed DCDL with the lowest delay. Simulations also confirm the correctness of developed glitching model and sizing strategy. As example application, proposed DCDL is used to realize an All-digital spread-spectrum clock generator (SSCG). The employ of proposed DCDL in this circuit allows to reduce the peak-to-peak absolute output jitter of more than the 40% with respect to a SSCG using three-state inverter based DCDLs.