ترجمه فارسی عنوان مقاله

طراحی و تنظیم یک PLL اصلاحیِ توان‌مبنا برای سیستم‌های هدایت توان متصل به شبکۀ تک‌فاز

عنوان انگلیسی

Design and Tuning of a Modified Power-Based PLL for Single-Phase Grid-Connected Power Conditioning Systems

کد مقاله	سال انتشار	تعداد صفحات مقاله انگلیسی
52983	2012	12 صفحه PDF

منبع

Publisher : IEEE (آی تریپل ای)

Journal : IEEE Transactions on Power Electronics, Page(s): 3639 - 3650 ISSN : 0885-8993 INSPEC Accession Number: 12670053

فهرست مطالب ترجمه فارسی

چکیده

اصطلاحات شاخص

مقدمه

جدول1: خلاصه مقایسه

شکل1: نمای اصلی «اساسی» از یک PLL تک‌فاز

پیش‌زمینه

شکل2: pPLL تک‌فاز

شکل3: PLL که توسط Thacker et al. [12] پیشنهاد شد.

شکل4: طرح پایه‌ای برای واحد پیشنهادیِ تشخیص فاز

روش پیشنهادی DFAC

تحلیل ریاضی

مدل کم‌سیگنال و تحلیل ثبات

راهنمائی‌هائی برای طراحی

عملکرد گذار

شکل9: حاشیۀ فاز نسبت به فاکتور k

شکل10: زمان سازشِ نرمال‌شده در برابر ضریب میرائی ζ

عبور از اختلال

شکل11: نقشۀ پیش‌بینی تابع تبدیل اختلال

رانش سراسری

شکل14: ساختار اصلاح شدۀ DFAC-pPLL برای اطمینان یافتن از قابلیت رانش سراسری

شکل15: نتایج شبیه‌سازی برای جهش فاز 40◦: (الف) فرکانس برآوردشده و (ب) خطای فاز

ارزیابی عملکرد

شکل16: نتایج آزمایشی برای جهش فاز 40◦

شکل17: نتایج شبیه‌سازی برای جهش فرکانس 5 Hz.

جهش فاز

جهش فرکانس

شکل18: نتایج آزمایشی برای جهش 5Hz در فرکانس

شکل19: نتایج شبیه‌سازی برای افت ولتاژ 30 درصدی

افت ولتاژ

اختلال تناوبی

مصونيت از نویز

مقایسه

شکل22: نتایج آزمایشی برای تزریق سومین تناوب 15%: Ch1

شکل23: میزان مصونیت از نویز برای DFAC-pPLL پیشنهادی

نتایج

ترجمه کلمات کلیدی

برآوردن فرکانس؛ برآورد فاز؛ چرخۀ فاز قفل‌شده(PLL)؛ PLL توان‌مبنا (pPLL)؛ مبدل‌های متصل به شبکۀ تک‌فاز؛ هماهنگ بودن -

کلمات کلیدی انگلیسی

Frequency estimation, phase estimation, phaselocked loop (PLL), power-based PLL (pPLL), single phase gridconnected converters, synchronization

ترجمه چکیده

یکی از مهمترین جنبه‌های عملکرد مناسب سیستم‌های هدایت توان متصل به شبکۀ تک‌فاز همانا هماهنگی با شبکۀ بهره‌برداری است. در میان انواع تکنیک‌های همگام‌سازی، الگوریتم‌هائی که بر مبنای چرخۀ فاز قفل‌شده (PLL)«دارای فرکانس ثابت» به سبب مزایای بسیاری که دارند، توجهات بسیاری را به خود جلب کرده‌اند. معمولا PLLهای تک‌فاز از افزایندۀ سینوسی به‌عنوان فاز یاب «آشکارساز فاز» (PD) استفاده می‌کنند. به این PLLها معمولا به عنوان PLL توان‌مبنا (pPLL) ارجاع می‌شود. در این مقاله، مشکلات مربوط به pPLL (یعنی، حساسیت به تغیرات ولتاژ شبکه و اُسیلاسیون فرکانس دوبل «نوسانات فرکانس دوگانه» که در فاز/فرکانس برآوردی ظاهر می‌شود) به تفصیل بحث شده و برخی از راه‌حل‌هائی که قبلا گزارش شده، مورد آزمون قرار می‌گیرند. آنگاه برای غلبه بر این موانع، یک تکنیک ساده و موثر به نام روش فرکانس دوبل و تصحیح دامنه (DFAC) پیشنهاد می‌گردد. اثربخشی این روش پیشنهادی از طریق یک تحلیل ریاضی مفصل مورد ارزیابی قرار می‌گرد. آنگاه یک روش طراحی سیستماتیک برای ریزه‌کاری‌هائی در پارامترهای PLL پیشنهاد می‌شود که واکنش گذرای سریع ، «یعنی» ظرفیت بالائی در گذراندن «پشت سر گذاشتن» اختلال و یک عملکرد مستحکم را تضمین می‌کند. در نهایت نتایج شبیه سازی و آزمایش ارائه می‌شود که اثربخشی PLL پیشنهادی را برجسته می‌سازد.

ترجمه مقدمه

زاویۀ «اختلاف» فاز و فرکانس شبکۀ بهره‌برداری، برای اکثر سیستم‌های هدایت توان متصل به شبکۀ تک‌فاز، مثل فیلترهای توان فعال، ترمیم‌کنندگان پویای ولتاژ ، سیستم‌های منعطفِ انتقال ac (FACTS) ، تامین‌کنندگان توان بی‌تناوب (UPS) و سیستم‌های تولید و ذخیره‌سازی توان توزیعی ، اطلاعاتی حیاتی هستند. به منظور برآورد فرکانس و زاویۀ فازِ سیگنال‌های تک‌فاز، روش‌های مختلفی در ادبیات این موضوع پیشنهاد شده است. در میان این تکنیک‌ها، الگوریتم‌هائی بر مبنای چرخۀ فاز قفل‌شده (PLL)، به سبب سادگی، استواری و اثربخشی‌شان، جزء پذیرفته‌شده‌ترین الگوریتم‌ها هستند. با تمرکز بر کاربردهای مبدّلِ توانِ متصلِ به شبکه، یک PLL عبارت است از یک سیستم کنترل بازخورد با چرخۀ بسته که سیگنال‌های ورودی آن را از لحاظ فرکانس و نیز از لحاظ فاز با مولفۀ اساسی ولتاژ شبکه هماهنگ می‌کند. تمام تکنیک‌های PLL علی‌رغم تفاوت‌های‌شان، از سه جزء اساسی تشکیل شده‌اند به نام‌های: 1) فاز یاب (PD)، 2) فیلتر چرخه (LF)، و 3) اسیلاتور با ولتاژکنترل‌شده ، همانطور که در شکل1 به شما نشان داده شده است. شکل1: نمای اصلی «اساسی» از یک PLL تک‌فاز مهمترین تفاوت میان PLLهای مختلف معمولا در این نهفته است که قفل‌شدن PD چطور اجرا شده است. PLLهای تک‌فاز نوعا از یک افزایندۀ سینوسی به عنوان PD استفاده می‌کنند. به این PLLها معمولا تحت عنوان PLL توان‌مبنا (pPLL) ارجاع «نام برده» می‌شود. در بخش‌های آتی، موانع مربوط به تکنیک pPLL (یعنی حساسیت به تغیرات ولتاژ شبکه و اُسیلاسیون فرکانس دوبل که در فاز/فرکانس برآوردی ظاهر می‌شود) به تفصیل بحث و برخی از راه‌حل‌هائی که قبلا گزارش شده، مورد آزمون قرار می‌گیرند. آنگاه برای غلبه بر این موانع، یک تکنیک ساده و موثر به نام روش فرکانس دوبل و تصحیح دامنه (DFAC) پیشنهاد می‌گردد. از طریق یک تحلیل ریاضی مفصل اثبات می‌شود که این روش پیشنهادی DFAC ، اسیلاسیون فرکانس دوبل را که نامطلوب است، و نیز تغییرات دامنۀ ولتاژ ورودی را با موفقیت خنثی می‌کند، در عین اینکه واکنش پویای سریع و عملکرد مستحکم را در PLL حفظ می‌کند. شایان ذکر است که ما در مورد PLLهای سه فاز، به مسئلۀ تولید اسیلاسیون‌های کم‌مرتبه در فاز/فرکانس برآوردشده به خوبی پرداخته‌ایم. تنظیم دقیق پارمترهای PLL نیازمند توجه به چند فاکتور است از جمله حاشیۀ ثبات ، توانائی گذراندن اختلالات، و واکنش گذرا به جهش فازی و تغییر فرکانس. برخی از پیشنهادات برای طراحی پارامترهای PLL در ادبیات این موضوع ارائه شده است. در این مقاله، یک رویکرد طراحی سیستماتیک برای تنظیم دقیق پارامترهای PLL پیشنهاد شده است. رویکرد پیشنهادی، واکنش گذرای سریع، ظرفیت بالائی در گذراندن اختلال و یک عملکرد مستحکم را تضمین می‌کند. این مقاله بدین شکل سازماندهی شده است. بخش2 بیانگر مرور خلاصه‌ای بر توپولوژی «جانمائی» PLL است. مهمترین موانع pPLL و راه‌حل‌های پیشنهادی سابق نیز در این بخش بررسی می‌شوند. PD پیشنهادی در بخش3 آورده شده است. یک مدل کم‌سیگنال از PLL پیشنهادی که در اینجا از DFAC–pPLL حاصل شده، به همراه تحلیل ثبات، در بخش4 بحث شده است. روش طراحی سیستماتیک پیشنهادی در بخش5 مورد بحث قرار می‌گیرد. نتایج شبیه‌سازی و آزمایشی در بخش6 آمده‌اند. نهایتا بخش7 نتیجه‌گیری از این مقاله است.

دانلود رایگان 2 صفحه اول مقاله لاتین (PDF)

پیش نمایش مقاله

چکیده انگلیسی

One of the most important aspects for the proper operation of the single-phase grid-tied power-conditioning systems is the synchronization with the utility grid. Among various synchronization techniques, phase locked loop (PLL)-based algorithms have found a lot of interest for the advantages they present. Typically, the single-phase PLLs use a sinusoidal multiplier as the phase detector (PD). These PLLs are generally referred to as the power-based PLL (pPLL). In this paper, the drawbacks associated with the pPLL technique (i.e., the sensitivity to the grid voltage variations, and the double-frequency oscillations that appear in the estimated phase/frequency) are discussed in detail, and some of the previously reported solutions are examined. Then, to overcome these drawbacks, a simple and effective technique, called the double-frequency and amplitude compensation (DFAC) method is proposed. The effectiveness of the proposed method is evaluated through a detailed mathematical analysis. A systematic design method to fine-tune the PLL parameters is then suggested, which guarantees a fast transient response, a high disturbance rejection capability, and a robust performance. Finally, the simulation and experimental results are presented, which highlight the effectiveness of the proposed PLL