ترجمه فارسی عنوان مقاله

آیندۀ فناوری نانو CMOS

عنوان انگلیسی

Future of nano CMOS technology

کد مقاله	سال انتشار	تعداد صفحات مقاله انگلیسی
52893	2015	11 صفحه PDF

منبع

Publisher : Elsevier - Science Direct (الزویر - ساینس دایرکت)

Journal : Solid-State Electronics, Volume 112, October 2015, Pages 56–67

فهرست مطالب ترجمه فارسی

چکیده

مقدمه

شکل 1. روند کاهش سایز برای مدارات مجتمع MOS.

محدودیت کاهش سایز

جریان پراکندگی خاموش punch-through

شکل 2. رابطۀ بین لایۀ تخلیه و جریان پراکندگی خاموش ‘punch-through’.

شکل 3. ماسفت‌های قطبی و SOI به شدت باریک.

شکل 4. ماسفت‌های قطبی و چندگیته.

شکل 5. انواع مختلف ماسفت‌های چندگیته.

جریان پراکندگی خاموش زیرآستانه

شکل 6. مشخصات I_d-V_g با مقیاس خطی I_d.

شکل 7. مشخصات I_d-V_g با مقیاس لگاریتمی I_d.

شکل 8. جریان تونل مستقیم بین سورس و درین.

تونل مستقیم بین سورس و درین

جریان پراکندگی اکسید گیت

حد کاهش سایز

جدول 1 : پارامترهای مربوطه به LSI‌های منطقی آینده که توسط ITRS 2013 برای تجهیزات با عملکرد بالا پیش‌بینی شده است. نام تجاری همان نام فناوری به کار رفته برای شرکت‌های نیمه‌هادی است. L_g طول فیزیکی گیت، V_dd ولتاژ تغذیه است. مقادیر ITRS 2007 در پرانتز نوشته شده است.

فناوری‌های نوین برای کاهش سایز

فناوری‌های اصلی

شکل 9. ساختار و مواد کانال از گذشته تا به آینده.

شکل 10. گذر گیت high-k از گذشته تا به آینده.

ماسفت‌های نانوسیم

شکل 11. نسبت I_on/I_off برای ماسفت‌های Si اخیراً منتشر شده.

شکل 12. نسبت I_on/I_off برای ماسفت‌های Si اخیراً منتشر شده [9]

شکل 13. تحرک موثر برای ماسفت‌های SOI و گیت Ω [9].

شکل 14. توزیع‌های شدت الکترونی شبیه‌سازی‌شده برای ماسفت‌های نانوسیم.

دی‌الکتریک‌های high-k سیلیکات La

شکل 15. دیاگرام طرح‌گونه برای واکنش رابط بین Si و high-k [16].

شکل 16. نمای سطح مقطع TEM برای HfO₂ و Si [16].

شکل 17. نمای سطح مقطع TEM برای سیلیکات La و Si [16].

شکل 18. جریان پراکندگی گیت و سیار بودن برای ماسفت‌های سیلیکات La.

شکل 19. تحرک موثر وابسته به قطر نانوسیم.

مشکلات مربوط به چندگیته، SOI و High-k برای آینده

شکل 20. تحرک موثر وابسته به ضخامت Si برای ماسفت‌های SOI [18].

شکل 21. سازوکار افت I_d با کاهش قطر نانوسیم.

شکل 22. دیاگرام باند وابسته به قطر نانوسیم [19].

شکل 23. دیاگرام باند وابسته به شکل سطح مقطع [19].

شکل 24. دیاگرام باند وابسته به شکل سطح مقطع [20].

شکل 25. مسائل مربوط به توسعۀ انبارۀ گیت فلزی/ high-k.

جدول 2 : ضخامت لایۀ Si و EOT پیش‌بینی شده توسط ITRS 2013 برای تجهیزات با عملکرد بالا. نام تجاری همان نام فناوری به کار رفته برای شرکت‌های نیمه‌هادی است. T_Si ضخامت لایۀ Si برای ماسفت‌های چندگیته است. مقادیر ITRS 2007 در داخل پرانتز نوشته شده است

مشکل سورس و درین

شکل 26. سیلیساید S/D منتشر شده و فلزی.

شکل 27. S/D تجاوز شده توسط سیلیساید Ni.

نتیجه‌گیری

ترجمه کلمات کلیدی

CMOS، MOSFET، کوچک سازی اندازه، FinFET - High-k

کلمات کلیدی انگلیسی

CMOS, MOSFET, Downsizing, FinFET, High-k

ترجمه چکیده

هرچند طی چهار دهۀ اخیر تجهیزات Si MOS عمده کاربردهای مدارات مجتمع را به خود اختصاص داده‌اند، اما پیش‌بینی شده است که پس از دهۀ آتی به دلیل مشکلات موجود در فناوری های مربوط به هر چه بیشتر کوچکتر کردن مقیاس و نیز به دلیل برخی محدودیت های اساسی ماسفت ‌ها، توسعۀ CMOS ها به حدود نهایی خود رسیده و متوقف شود. با این حال، هنوز نامزدها و موارد جایگزینی برای این مورد که بتوانند با هزینۀ پایین و عملکرد بهتر جایگزین Si MOSFETها شوند وجود ندارد. بنابراین، تا به این لحظه، به نظر می رسد ما باید تا پایان عمر تجهیزات Si MOSFETها به آنها تکیه کنیم. با افزایش جریان پراکندگی حالت خاموش بین سورس و درین، کاهش سایز محدود می‌شود. به منظور غلبه بر جریان پراکندگی حالت خاموش، جریان‌های چندگیته (FinFET، Tri-gate، و Si-nanowire MOSFETها) جایگزین ماسفت‌های قطبی مرسوم هستند، و خلاقیت پیوستۀ فناوری‌های گیت فلزی/ high-k باعث شده است EOT را بتوان در تولید به 9/0 نانومتر کاهش مقیاس داد. با این حال، مشخص شده است که ساختارهای چندگیته دارای مشکل آتی بزرگی چون کاهش قابل توجه هدایت و کاهش عرض fin هستند. همچنین به دلیل تنزل حرکت و قابلیت اطمینان، کاهش هرچه بیشتر EOT آسان نیست. علاوه بر این، توسعۀ لیتوگرافی EUV (ابَر فرابنفش)، که برای لیتوگرافی زیر 10 نانوثانیه ضروری به نظر می‌رسد، به دلیل شدت روشنایی ناکافی برای تولید، به طور چشمگیری تاخیر دارد. لذا، اکنون انتظار می‌رود نرخ کاهش طول گیت، که تاثیری شگرف روی جریان پراکندگی حالت خاموش دارد، در آیندۀ نزدیک کندتر شود.

ترجمه مقدمه

مدارهای مجتمع مقیاس بزرگ (LSIها)، که در اوایل دهۀ 1970 با استفاده از ماسفت کانال 10 میکرومتری به عنوان حافظه‌ها [1] و ریزپردازنده‌ها [2] کار خود را آغاز کردند، مطابق شکل 1 به صورت CMOS VLSIهای 14 نانومتری (مدارهای مجتمع مقیاس بسیار بزرگ) تکامل یافند. در طی 44 سال گذشته، ما 19 نسل را برای کاهش سایز آزمودیم، که نتیجۀ آن استمرار قانون مور بوده است [3]. به طورمتوسط هر 5/2 سال، عرض خط و مساحت یک ماسفت به ترتیب با ضریب 7/0 و 5/0 کاهش می‌یابند. در نتیجه، عرض خط و مساحت در طی 44 سال به ترتیب 500 و 250000 بار کاهش یافته است، و هزینۀ ساخت هر ماسفت به طور قابل توجهی کم شده است. نه تنها تعداد ماسفت‌های موجود در یک تراشۀ LSI افزایش یافته است، بلکه عملکرد LSIها- مثل سرعت عملکرد و مصرف توان در هر عملیات یا کارکرد محاسباتی- به دلیل کاهش ظرفیت و ولتاژ تغذیه به طور چشمگیری ارتقاء یافته است. برای مثال، بزرگترین ظرفیت امروزی برای کارت حافظۀ SD (دیجیتال امن) می‌تواند 256 گیگابایت یا 2 ترا بیت اطلاعات را ذخیره کند. با این حال، حجم آن تنها 2.4 × 3.2 × 0.2 cm3 بوده، وزن آن 2 گرم است، ولتاژ تغذیۀ آن 3 ولت بوده و حداکثر مصرف توان آن حدود 1 وات است، یعنی تنها 5/0 پیکووات در هر بیت. شکل 1. روند کاهش سایز برای مدارات مجتمع MOS. اکنون، با ورود به جامعۀ هوشمند، میزان اطلاعات و داده‌هایی که توسط تجهیزات نیمه‌هادی مبادله می‌شوند به طور شگفت‌انگیزی در حال رشد است. متناظر با این رشد، انتظار می‌رود بازار مربوط به مدارهای مجتمع در 10 سال آینده 5 برابر شده [4] و تقاضا برای توان کمتر، LSIهای با عملکرد بالا قوی‌تر و قوی‌تر شود. LSIها محصولات رشدیافته با تاریخچه‌ای بیش از 40 سال هستند، که از اوایل 1970 شروع شده است. جالب است که بازار چنین محصولاتی همچنان با نرخ بالایی در حال رشد است. همزمان با رشد بازار، انرژی مصرف شده با نفوذ LSIها به حدی رسید که در میان مصارف جهانی انرژی نمی‌توان از آن صرفنظر کرد و لذا غلبه بر مصرف توان LSIها بسیار مهم جلوه می‌کند. اصولاً، کاهش مصرف توان را می‌توان از طریق کاهش ظرفیت تجهیز و منبع تغذیۀ به کار رفته برای تجهیزات محقق ساخت، و در نتیجه، سهم کاهش سایز اهمیت به سزایی دارد. در آغاز قرن اخیر، الکترونیک با اختراع لامپ خلاء به عنوان اولین نسل از تجهیزات الکترونی شروع شد. در آن زمان، اندازۀ معمول لامپ خلاء حدود 5 × 5 ×10 cm3 ، وزن آن حدود 100 گرم ، ولتاژ تغذیه‌اش 100 تا 220 ولت بوده و حداکثر مصرف توان آن حدود چند ده وات بود. اگر فرض کنیم بتوان یک حافظۀ 1 ترابیت (یا 128 گیگابایت) را با کمک آن لامپ‌های خلاء محقق ساخت، اندازه، وزن و مصرف توان آن به طور غیرطبیعی بزرگ خواهد بود چیزی در حد به ترتیب 0.5 ×0.5 × 1 km3، 100 میلیون تن و 50 تراوات (با فرض این که هر لامپ خلاء 50 وات مصرف کند). این اندازه بزرگتر از بلندترین ساختمان جهان است، وزن بیشتر از 100 برابر سنگین‌تر از سنگین‌ترین کشتی جهان، و مصرف توان متناظر با تولید توان 50000 راکتور هسته‌ای است. با مقایسۀ آن با کارت SD که پیشتر ذکر شد، اثر کاهش سایز روی مصرف توان با توسعۀ میکرو و نانو فناوری بسیار قابل توجه است. در این مقاله، وضعیت کنونی فناوری نانو CMOS مرور شده و آیندۀ فناوری نانو CMOS بحث می‌شود.

دانلود رایگان 2 صفحه اول مقاله لاتین (PDF)

پیش نمایش مقاله

چکیده انگلیسی

Although Si MOS devices have dominated the integrated circuit applications over the four decades, it has been anticipated that the development of CMOS would reach its limits after the next decade because of the difficulties in the technologies for further downscaling and also because of some fundamental limits of MOSFETs. However, there have been no promising candidates yet, which can replace Si MOSFETs with better performance with low cost. Thus, for the moment, it seems that we have to stick to the Si MOSFET devices until their end. The downsizing is limited by the increase of off-leakage current between source and drain. In order to suppress the off-leakage current, multi-gate structures (FinFET, Tri-gate, and Si-nanowire MOSFETs) are replacing conventional planar MOSFETs, and continuous innovation of high-k/metal gate technologies has enabled EOT scaling down to 0.9 nm in production. However, it was found that the multi-gate structures have a future big problem of significant conduction reduction with decrease in fin width. Also it is not easy to further decrease EOT because of the mobility and reliability degradation. Furthermore, the development of EUV (Extremely Ultra-Violet) lithography, which is supposed to be essential for sub-10 nm lithography, delays significantly because of insufficient illumination intensity for production. Thus, it is now expected that the reduction rate of the gate length, which has a strong influence on the off-leakage current, will become slower in near future.