ترجمه فارسی عنوان مقاله

تکنیکی برای ارزیابی موثر نقص زمانی SRAM

عنوان انگلیسی

Technique for Efficient Evaluation of SRAM Timing Failure

کد مقاله	سال انتشار	تعداد صفحات مقاله انگلیسی
52959	2012	5 صفحه PDF

منبع

Publisher : IEEE (آی تریپل ای)

Journal : IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Page(s): 1558 - 1562 ISSN : 1063-8210 INSPEC Accession Number: 13686269

فهرست مطالب ترجمه فارسی

چکیده

عبارات شاخص

مقدمه

شکل1. (الف) مقیاس‌بندی مساحت سلول SRAM . (ب) بهره‌بداری از SRAM در ریزپردازنده‌های با عملکرد بالای اخیر.

الف. کارهای گذشته

ب. سهم این کار

گسترده‌سازی حلقه برای تغییر زمانی

شکل2. (الف) آرایش SRAM نماینده. (ب) طرح ساده شدۀ مسیر خواندن سیگنال کوچک.

شکل3. (الف) درخت طرحوار مسیر خواندن سیگنال بزرگ. (ب) درخت ساده برای تحلیل گسترده‌سازی حلقه.

شکل4. شبیه‌سازی SPICE مسیر خواندن سیگنال بزرگ.

تحلیل هزینۀ IS کروی

جدول1:مقایسۀ هزینۀ شبیه‌سازی بین این مختصر و مرجع [5].

نتیجه‌گیری

ترجمه کلمات کلیدی

حافظه‌های کَش، حافظۀ CMOS، تغییر فرایند، حافظۀ با دسترسی تصادفی، تقویت‌کنندۀ سنس، حافظۀ با دسترسی تصادفی استاتیکی (SRAM) -

کلمات کلیدی انگلیسی

CMOS memory, Cache memories, process variation, random access memory, sense amplifier, static random access memory (SRAM),

ترجمه چکیده

این مقاله به طور مختصر تکنیکی برای ارزیابی تغییر زمانی حافظۀ با دسترسی تصادفی استاتیکی (SRAM) معرفی می‌کند. به طور خاص، روشی موسوم به گسترده‌سازی حلقه ارائه می‌شود که ارزیابی آمار زمانی در مدار با ساختار پیچیده را به اندازۀ ارزیابی یک زنجیرۀ منفرد از مدارهای اجزا کاهش می‌دهد. سپس، برای ارزیابی بسیار سریع تاخیر زمانی یک زنجیرۀ منفرد، یک روش آماری مبتنی بر نمونه‌برداری اهمیت در ترکیب با نمونه‌برداری کروی بُعد بالای هدف به کار می‌رود. رهیافت کلی نسبت به روش مونت کارلوی نامی 650 برابر یا بیشتر سریع‌تر بوده و 5/10% دقت در احتمال دارد. مثال‌های مبتنی بر مسیر خواندن SRAM سیگنال بزرگ و سیگنال کوچک بحث شده و مقایسه‌ای کامل با تکنیک‌های نوین شبیه‌سازی آماری تسریع شده صورت می‌گیرد.

ترجمه مقدمه

حافظۀ با دسترسی تصادفی استاتیکی (SRAM) تعبیه شده یکی از اجزای مدارهای یکپارچۀ دیجیتالی بوده و اغلب بخش اعظم ناحیۀ تراشه را به خود اختصاص می‌دهد [1]. بنابراین، مشخصات SRAM تعبیه شده دارای آثار قابل توجهی روی هزینۀ کلی تراشه، توان، عملکرد و بازدهی دارد. شکل1(الف) ترسیمی است از نواحی سلول گزارش شده در ماکروهای SRAM با عملکرد کامل، در مقابلِ گره فناوری برای چند سال گذشته. مساحت سلول با سنجش اندازۀ ویژگی اساسی، مقیاس‌بندی شده است. شکل1(ب) متریک غیرمعمولی را نشان می‌دهد- تعداد بیت‌های SRAM در هر میلی‌مترمربع سیلیکون در تراشه‌های ریزپردازنده‌ با عملکرد بالا- که بیان می‌کند مساحت کاهش یافتۀ سلول SRAM به آسانی به معنای بهره‌برداری بیشتر SRAM نیست. شکل1. (الف) مقیاس‌بندی مساحت سلول SRAM . (ب) بهره‌بداری از SRAM در ریزپردازنده‌های با عملکرد بالای اخیر. این اختلاف در گرایش‌ها به دلیل برخی محدودیت‌های SRAM اس، که همگی به تغییر محلی مربوط است: SRAM اغلب نیازمند منبع تغذیۀ مجزای بلند است؛ تغییر زمانی اضافی SRAM موجب تنزل عملکرد می‌شود؛ و آثار فرسودگی نامعلوم ابتدا در سلول‌های SRAM بسیار یکپارچه و خیلی حساس خود را نشان می‌دهند. به عنوان مهم‌ترین هدف این مختصر، ما به دنبال افزایش بهره‌برداری از SRAM با انتشار گرایش فیزیکی جمع‌شدگی مساحت سلول به بهبود کلی سیستم روی تراشه هستیم. این هدف در صورتی محقق می‌شود که طراحان روشی برای ارزیابی سریع اثر راهکارهای مداری روی قیود عملکردی (مثل حداقل VDD، فرکانس) داشته باشند تا بازده کلی تراشه حفظ شود. این مختصر، روی بازده دسترسی خواندن متمرکز است چون در اندازه‌گیری‌ها مشاهده شده است که نواقص ac، به معنای دسترسی زمانی بسیار کند از یک یا چند آدرس، قبل از نواقص dc، به معنای اختلال داده در یکی یا چند آدرس، رخ می‌دهند [2]. بنابراین، برای بازدهی یک تراشۀ حافظه، پایداری dc (حاشیۀ نوشتن و خواندن) ضروری ولی ناکافی است. میزان قابل توجهی از حاشیۀ اضافی باید افزوده شود تا نیازهای عملکردی برآورده شود. در کل، توزیع‌های دقیق متریک‌های مربوط به عملکرد SRAM نامعلوم هستند. در نتیجه، هر روش شبیه‌سازی آماری به طور اجتناب‌ناپذیری به حل‌کننده‌های عددی چون SPICE بدل می‌شود. روش‌های کلاسیکی چون مونت کارلو نیازمند تعداد تکرار خیلی زیادی از چین ارزیابی‌های SPICE هستند که دلیل آن پیچیدگی مدار و احتمالات فوق‌العاده پایین نواقص قابل تحمل هر کدام از اجزا است (8-10 و به پایین). لذا، چالش‌های اولیۀ هر روش شبیه‌سازی آماری عبارتند از: 1) سروکار داشتن با پیچیدگی ساختاری مسالۀ ارزیابی تاخیر زمانی و 2) تخمین آمار تخمین زمانی تا یک دقت بسیار بالا. الف. کارهای گذشته در جریان بسیاری از کارهای مهیج اخیر، پیشرفت‌های مهمی در راستای هدف نهایی که عبارت است از طراحی عمومی رهیافت‌های شبیه‌سازی موثر و کارا، برای ارزیابی عملکرد مدار صورت گرفته است. برای شروع، در [3]-[7]، نویسندگان روش‌های مبتنی بر نمونه‌برداری موثر را توسعه داده‌اند که نسبت به روش مونت کارلو افزایش سرعت قابل توجهی دارد. با این حال، این‌ کارها با پیچیدگی بینابینی سروکار ندارند، یعنی به چالش شماره 1 بیان شده در بخش قبلی نمی‌پردازند. نویسندگان دیگر به مسالۀ پیچیدگی ساختار پرداخته‌اند. در [8]، با مدلسازی سیگنال خط بیت و آفست تقویت‌کنندۀ سنس (و مدار تایمر) از طریق توزیع‌های گاوسی، نویسنده‌ها یک مدل خطی شده برای مسیر خواندن ارائه دادند. از آنجا که این مدل را می‌توان در متلب شبیه‌سازی کرد، از ساختار SRAM می‌توان تقلید کرد و زمان ارزیابی را به طور چشمگیری بهبود داد. رو‌ش‌های دیگری چون [9] و [10] تکنیک‌های پیچیده‌تری را به کار می‌برند مثل توزیع‌های گامبل و تحلیل حساسیت، اما هنوز هنوز شامل یک برسی عملکرد مقیاس کامل SPICE برای ارزیابی مستقیم آمار به شدت تاخیری نیستند، که معمولا برای رسیدگی به همۀ سناریوهای عملکردی ممکن (مثل عملکرد ولتاژ پایین) ضروری است. ب. سهم این کار در این مختصر، ما نحوۀ غلبه بر دو چالش مطرح شده برای تحلیل تاخیر زمانی SRAM را با استفاده از دو روش ارائه شدۀ به ترتیب گسترده‌سازی حلقه و نمونه‌برداری اهمیت (IS) کروی نشان می‌دهیم. این تکنیک‌ها در [11] معرفی شده‌اند، و در این مختصر ما این موارد را اضافه می‌کنیم: 1) یک انطباق نظری گسترده‌سازی حلقه؛ 2) گواه جدیدی از دقت گسترد‌ه‌سازی حلقه در مسیر خواندن SRAM سیگنال بزرگ تحت شرایط کلی تاخیرهای غیرگاوسی، سطوح چندگانۀ نمونه‌برداری تودرتو، و نوسانات همبسته؛ 3) تفکیک کلی هزینۀ شبیه‌سازی و IS کروی؛ و 4) یک مقایسۀ کمّی با کارهای دیگر با در نظر گرفتن هزینۀ شبیه‌سازی در برابر میزان احتمال خرابی و بُعدپذیری.

دانلود رایگان 2 صفحه اول مقاله لاتین (PDF)

پیش نمایش مقاله

چکیده انگلیسی

This brief presents a technique to evaluate the timing variation of static random access memory (SRAM). Specifically, a method called loop flattening, which reduces the evaluation of the timing statistics in the complex highly structured circuit to that of a single chain of component circuits, is justified. Then, to very quickly evaluate the timing delay of a single chain, a statistical method based on importance sampling augmented with targeted high-dimensional spherical sampling can be employed. The overall methodology has shown 650× or greater speedup over the nominal Monte Carlo approach with 10.5% accuracy in probability. Examples based on both the large-signal and small-signal SRAM read path are discussed, and a detailed comparison with state-of-the-art accelerated statistical simulation techniques is given.