ترجمه فارسی عنوان مقاله

LECTOR: روشی برای کاهش نشتی در مدارات CMOS

عنوان انگلیسی

LECTOR: A Technique for Leakage Reduction in CMOS Circuits

کد مقاله	سال انتشار	تعداد صفحات مقاله انگلیسی
52999	2004	10 صفحه PDF

منبع

Publisher : IEEE (آی تریپل ای)

Journal : IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Page(s): 196 - 205 ISSN : 1063-8210 INSPEC Accession Number: 8006526

فهرست مطالب ترجمه فارسی

چکیده

مقدمه

کارهای مرتبط

مقدمات

شکل 1. گرایش مقیاس بندی ولتاژ آستانه و منبع ولتاژ

شکل 2. گیت های NAND دو ورودی. ترانزیستورهای کنترل نشتی و بین گره های N1 و N2 قرار داده شده اند و به عنوان ترانزیستورهای پشته شده خود-کنترلی عمل می کنند.

شکل 3. مشخصه های DC گیت های NAND دو ورودی. (a) مشخصه های گیت های NAND پایه. (b) مشخصه های گیت های نند LCT. همان طور که می بینید اختلاف ولتاژهای خروجی در هر دو حالت مشابه است.

جدول 1:ماتریس وضعیت گیت NAND دو ورودی LCT

شکل 4. مشخصات حالت گذرای گیت نند دو ورودی LCT با استفاده از HSPICE (محور x زمان شبیه سازی را به نانو ثانیه نشان داده و محور y سطح ولتاژ را به میلی ولت نشان می دهد).

جدول 2:ولتاژ آستانه ی مدل های MOS استفاده شده

جدول 3:توان نشتی گیت NAND دو ورودی

جدول 4:تحلیل های نویز گیت های مختلف

کاهش مخارج مساحت، در پیاده سازی LECTOR

شکل 5. ترتیب قرار گیری اجرای بررسی های نویز با استفاده از HSPICE

جدول 5:مخارج مساحت، برای یک گیت LCT

شکل 6. دو پیاده سازی گیت اینورتر AND-OR

شکل 7. ساختار کلی گیت های با کنترل نشتی

نتایج آزمایشی

شکل 8. نمودار طراحی کلی

جدول 6:نتایج آزمایش مدار محک MCNC'91

نتیجه گیری

ترجمه کلمات کلیدی

زیر میکرون عمیق، قدرت نشت، بهینه سازی قدرت، مونتاژ ترانزیستور

کلمات کلیدی انگلیسی

Deep submicron, leakage power, power optimization, transistor stacking

ترجمه چکیده

در مدارات سیموس،کاهش ولتاژ آستانه به دلیل مقیاس بندی ولتاژ،منتهی به جریان نشتی زیرآستانه و در نتیجه تلفات توان ایستا (استاتیک) می شود. در اینجا ما روشی تازه به نام LECTOR برای طراحی گیت های سیموس که به طور قابل توجهی جریان نشتی را بدون افزایش تلفات توان پویا (دینامیک) کاهش می دهد، ارایه می کنیم. در روش پیشنهاد شده ما،دو ترنزیستور کنترل نشتی (یکی نوع n و دیگری نوع p) در درون دروازه های منطقی که ترمینال گیت هر ترانزیستور کنترل نشتی (LCT) توسط منبع گیت دیگر کنترل می شود را معرفی می کنیم. در این آرایش،یکی از LCTها (منظور ترانزیستورهای کنترل نشتی) همیشه به ازای هر ترکیب ورودی،نزدیک به ولتاژ قطع می باشد. این مقاومت مسیر Vdd به گراند را کاهش داده،که این منجر به کاهش چشمگیر جریان نشتی می شود. نت لیست سطح-گیت مدار داده شده،نخست به یک پیاده سازی گیت پیچیده ی CMOS استاتیک تبدیل شده،و سپس LCTها به منظور دستیابی به یک مدار کنترل نشتی معرفی می شوند. ویژگی قابل توجه LECTOR این است که در هر دو حالت فعال و غیرفعال مدار،فعال می باشد که این منجر به کاهش نشتی بهتری نسبت به روش های دیگر می شود. همچنین،روش ارایه شده، دارای محدودیت های کمتری نسبت به دیگر روش های موجود برای کاهش نشتی دارد. نتایج تجربی نشان دهنده ی یک کاهش نشتی متوسط 79.4 درصدی را برای مدارات محک(بنچ مارک) MCNC’91 نشان می دهند.

ترجمه مقدمه

تلف توان موضوع مهمی در طراحی مدارات CMOS VLSI می باشد. مصرف توان زیاد،موجب کاهش عمر باطری در کاربردهای دارای باطری می شود و در قابلیت اطمینان، بسته ای سازی، و هزینه های خنک سازی تاثیر می گذارد. منابع اصلی تلفات توان این ها هستند: 1) تلفات توان خازنی مبنی بر شارژ و تخلیه ی(دشارژ) خازن بار. 2) جریان های اتصال کوتاه،بدلیل وجود یک مسیر رسانا میان منبع ولتاژ و گراند برای مدت کوتاهی در حین اینکه یک دروازه منطقی در حال عبور جریان از خود است؛ و 3) جریان نشتی. جریان نشتی شامل جریان های دیود بایاس معکوس و جریان های زیرآستانه می باشد. اولی بخاطر شارژ ذخیره شده میان درین و بالک ترانزیستور فعال بوده و دومی به سبب پخش حامل(کریر) میان منبع و درین ترانزیستور خاموش می باشد. تلفات توان اتصال کوتاه می تواند به 10% تلفات توان کل،با طراحی مدار به گونه ای که دارای زمان های اج صعود/افت ورودی و خروجی یکسانی باشد [1]. تلفات توان ناشی از فعالیت های سوییچینگ،عنصر غالب برای پردازش تکنولوژی با اندازه ی کلیدزنی(سوییچینگ) بیشتر از 1 میکرومتر می باشد. با رشد بیشتر فرآیند، ناحیه ی زیر-میکرونی-عمیق، اندازه های ویژگی ترانزیستور کوچکتر شده،و بهمین سان ظرفیت های خازنی بارها کاهش می یابد. کاهش اندازه ی ویژگی،همچنین کاهش منبع ولتاژ را نیز در پی دارد. روش های مقیاس بندی ولتاژ،از وابستگی درجه دوم توان سوییچینگ ولتاژ منبع،برای ذخیره سازی توان پویا (دینامیک) بهره می گیرد. اگرچه، این تکنیک در عملکرد مدار دارای افزایش شدید تاخیر_همزمان با اینکه ولتاژ منبع به ولتاژ آستانه Vt وسیله نزدیک می شود_ همراه است [2]. به منظور تسهیل مقیاس بندی ولتاژ بدون تاثیر گذاردن بر عملکرد،بایستی ولتاژ آستانه کاهش یابد. بطور کل،نسبت میان ولتاژ منبع و ولتاژ آُستانه باید حداقل 5 باشد،طوری که عملکرد مدار CMOS تحت تاثیر قرار نگیرد [3]. این همچنین منجر به کاهش بیشتر نویز شده و از اثرات hot-carrier در وسایل کانال-کوتاه جلوگیری می کند [4]. مقیاس بندی ولتاژ آستانه Vt منجر به افزایش جریان نشتی زیر-آستانه می شود [5]. ولتاژ منبع و گرایشات مقیاس بندی ولتاژ آستانه برای تکنولوژی های پردازش میکرو-پروسسور (ریز-پردازنده) اینتل در بخش [6] مورد بحث قرار گرفته است. از شکل 1 مشخص است که توان نشتی تنها 0.01 درصد توان اکتیو در تکنولوژی های 1 میکرومتری بوده،در حالی که این مقدار برای تکنولوژی های 0.1 میکرومتری 10 درصد توان اکتیو می باشد. یک افزایش توان نشتی 5 برابری همزمان با اینکه پردازش تکنولوژی به نسل جدیدی پیشبرد پیدا می کند، وجود دارد. با طراحی این روند،پیداست که تلفات توان نشتی،در چند نسل با تلفات توان اکتیو برابر می شود. ازینرو،روش های کارآمد کاهش توان نشتی برای مدارات زیرمیکرون عمیق و نانومتر،بسیار حیاتی می شود. در این مقاله،یک روش تازه برای کاهش توان نشتی به نام LECTOR (ترانزیستور کنترل نشتی) را برای طراحی مدارات CMOS ارایه می دهیم. بقیه ی مقاله بدین ترتیب است. بخش 2 چکیده وار تحقیقات قبلی بر روی کاهش توان نشتی و محدوددیت های آنان را توضیح می دهد. بخش 3 مدل های ترنزیستور بکار رفته برای تخمین توان نشتی را معرفی می کند.استراتژی طرح ما و یک روش برای کمینه کردن مخارج کلی ناحیه،به ترتیب در بخش 4 و 5 تشریح شده اند. نتایج در بخش 6 داده شده است،به همراه نتیجه گیری در بخش 7.

دانلود رایگان 2 صفحه اول مقاله لاتین (PDF)

پیش نمایش مقاله

چکیده انگلیسی

In CMOS circuits, the reduction of the threshold voltage due to voltage scaling leads to increase in subthreshold leakage current and hence static power dissipation. We propose a novel technique called LECTOR for designing CMOS gates which significantly cuts down the leakage current without increasing the dynamic power dissipation. In the proposed technique, we introduce two leakage control transistors (a p-type and a n-type) within the logic gate for which the gate terminal of each leakage control transistor (LCT) is controlled by the source of the other. In this arrangement, one of the LCTs is always “near its cutoff voltage” for any input combination. This increases the resistance of the path from to ground, leading to significant decrease in leakage currents. The gate-level netlist of the given circuit is first converted into a static CMOS complex gate implementation and then LCTs are introduced to obtain a leakage-controlled circuit. The significant feature of LECTOR is that it works effectively in both active and idle states of the circuit, resulting in better leakage reduction compared to other techniques. Further, the proposed technique overcomes the limitations posed by other existing methods for leakage reduction. Experimental results indicate an average leakage reduction of 79.4% for MCNC’91 benchmark circuits.